Journée 2 juin 2016

PROGRAMME DE LA MATINEE (10h - 12h00)

10h-10h30 Lilia Zaourar (CEA LIST DACLE LCE Paris Saclay) : Accueil des participants et introduction à la journée.

10h30-11h30 Philippe Coussy (Lab Sticc Lorient)

Titre de l'exposé : Flot de projection d'applications sur architecture reconfigurable à gros grains.

Résumé : Porter une application sur une architecture reconfigurable à gros grains est une tâche complexe qui reste encore souvent réalisée entièrement ou partiellement manuellement. Cet exposé présente un flot original de projection automatisé basé sur des étapes d’ordonnancement et d’assignation simultanées. L’approche proposée parcourt, dans l'ordre topologique inverse, les nœuds du modèle formel extrait à partir du code de l’application compilé pour le transformer dynamiquement uniquement si nécessaire. L'approche utilise par ailleurs l’aléatoire à des fins de diversification et d'élagage dont l’introduction est effectuée dans les étapes d’ordonnancement et d’assignation. Différentes stratégies permettant de garantir un nombre minimum et maximum de solutions sont présentées. Les résultats des expériences montrent que l’approche proposée permet une meilleure exploration de l’espace de solution et permet de trouver les projection ayant les plus courtes latences.

11h30-12h Jean Pierre Appere  (CEA LIST DACLE LCE Paris Saclay)

Titre de l'exposé : Optimisation du partitionnement de circuits pour des plateformes multi-FPGAs.

Resumé : à venir

PROGRAMME DE L’APRES MIDI (12h00- 14h00)

14h-14h30  : Guillerme Duvillié (LIRMM, Montpelier)

Titre de l'exposé : Stratégie de résolution pour les problèmes d'empilement de wafers.

Résumé: Les problèmes d'empilement de wafers sont définis par $m$ ensembles de $n$ wafers. Sur chacun de ces wafers sont gravés $p$ puces. Un certain nombre de ces puces sont défectueuses. Pour chacun des wafers la position de ces puces est connue. Une solution consiste alors en $n$ piles de $m$ wafers en sélectionnant, pour chaque pile, un wafer de chaque ensemble et de façon à ne sélectionner qu'une et une seule fois chaque wafer. Il en résulte une couverture complète des wafers de l'entrée. L'objectif est de minimiser le nombre total d'erreur sur l'ensemble des piles, une erreur apparaissant en position $l$ si et seulement si au moins l'un des wafers de la pile souffre d'une puce défectueuse en position $l$. Nous nous intéressons au cours de cette présentatin à la résolution pratique de ces problèmes en considérant dant un premier temps des techniques de résolution basées sur la PLNE et, dans un second temps, des heuristiques à garantie de performances basées sur des matchings.

14h30-15h : Kean  DEQUEANT (G-SCOP, Grenoble )

Titre de l'exposé : Le WIP concurrent: une proposition de file d'attente du point de vue du produit pour caractériser le temps de cycle.

Résumé : Nous nous intéressons à des modèles de théorie des files d’attente pour caractériser les temps de cycle (délais de fabrication à différentes étapes de production) de produits dans des productions complexes. Des modèles de théorie de file d’attente sont régulièrement utilisés dans l’industrie pour cela, mais en dehors de leurs hypothèses de modélisation, ce qui peut sévèrement impacter la qualité de l’estimation du temps de cycle comme nous allons le montrer. Nous proposons un nouveau type de représentation des files d’attente, du point de vue des produits et sans hypothèses sur les équipements. Nous montrons sur un cas d’étude réel d’équipements complexes de microélectronique comment cette nouvelle représentation des files d’attente permet, en plus d’une première caractérisation du temps de cycle, d’extraire des caractéristiques fondamentales de n’importe quel groupe d’équipements traitant un même flux de produits. Enfin, nous discutons des étapes à venir pour intégrer cette représentation dans des outils de simulation ainsi que dans des modèles plus génériques de files d’attente."
 

15h-15h30 Cédric Klikpo (IRT SustemX Paris Saclay)

Titre de l'exposé : Modélisation d’un système multi-périodique Simulink par un Synchronous Data-Flow Graph.

Résumé: La complexité croissante des applications embarquées dans les voitures modernes a créé un besoin en termes de puissance de calcul. Pour répondre à cette exigence, la norme automobile européenne AUTOSAR a introduit dans sa version 4.x l'utilisation de calculateurs multi-cœurs. Toutefois, dans l'industrie les applications sont souvent conçues et validées fonctionnellement par des modèles de haut niveau tels que Matlab/Simulink avant d'être implémenté sur AUTOSAR. Le passage d'un modèle synchrone Simulink vers une implémentation AUTOSAR multi-cœurs n’est cependant pas trivial. Il nécessite entre autre la maitrise de l’implémentation du data-flow imposé par Simulink.

Nous proposons une approche pour modéliser formellement la sémantique synchrone du data-flow des systèmes multi-périodique Simulink par un Synhcronous Dataflow Graph (SDFG). Notre modèle est construit sur une équivalence formelle entre les dépendances de données imposées par les mécanismes de communication dans Simulink et les contraintes de précédence d'un SDFG. Le graphe résultant est équivalent en taille à la description Simulink et permet une analyse précise pour l’implémentation multi-cœurs.

15h30-16h session montage projets